MSP430F543xA、MSP430F541xA ミクスト・シグナル・マイクロコントローラ

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1 特長

低い電源電圧範囲：
1.8V～3.6V
超低消費電力
- アクティブ・モード (AM)：
  すべてのシステム・クロックがアクティブ
  230µA/MHz (8MHz、3.0V)、フラッシュ・プログラム実行時 (標準値)
  110µA/MHz (8MHz、3.0V)、RAM プログラム実行時 (標準値)
- スタンバイ・モード (LPM3)：
  水晶振動子を内蔵するリアルタイム・クロック (RTC)、ウォッチドッグ、電源スーパーバイザが動作、RAM データ完全保持、高速ウェークアップ：
  1.7µA (2.2V)、2.1µA (3.0V) (標準値)
  低消費電力発振器 (VLO)、汎用カウンタ、ウォッチドッグ、電源スーパーバイザが動作、RAM データ完全保持、高速ウェークアップ：
  1.2µA (3.0V) (標準値)
- オフ・モード (LPM4)：
  RAM データ完全保持、電源スーパーバイザが動作、高速ウェークアップ：
  1.2µA (3.0V) (標準値)
- シャットダウン・モード (LPM4.5)：
  0.1µA (3.0V) (標準値)
スタンバイ・モードから 3.5µs (標準値) でウェークアップ
16 ビットの RISC アーキテクチャ
- 拡張メモリ
- 最大 25MHz のシステム・クロック
柔軟な電力管理システム
- プログラム可能な、レギュレートされたコア電源電圧を持つ、完全に統合された LDO
- 電源電圧の管理、監視、およびブラウンアウト
統合クロック・システム
- FLL 制御ループによる周波数安定化
- 低電力、低周波数の内部クロック・ソース (VLO)
- 調整済みの低周波数内部基準源 (REFO)
- 32kHz の水晶振動子
- 最大 32MHz の高周波数水晶振動子
16 ビット・タイマ TA0：5 個のキャプチャ / コンペア・レジスタを備えた Timer_A
16 ビット・タイマ TA1：3 個のキャプチャ / コンペア・レジスタを備えた Timer_A
16 ビット・タイマ TB0：7 個のキャプチャ / コンペア・シャドウ・レジスタを備えた Timer_B
最大 4 つのユニバーサル・シリアル通信インターフェイス (USCI)
- USCI_A0、USCI_A1、USCI_A2、USCI_A3 がそれぞれ次の機能をサポート
  - 自動ボーレート検出機能付きの拡張 UART
  - IrDA エンコーダおよびデコーダ
  - 同期 SPI
- USCI_B0、USCI_B1、USCI_B2、USCI_B3 がそれぞれ次の機能をサポート
  - I²C
  - 同期 SPI
12 ビット A/D コンバータ (ADC)
- 内部基準電圧
- サンプル・アンド・ホールド
- 自動スキャン機能
- 14 の外部チャネル、2 つの内部チャネル
ハードウェア乗算器で 32 ビットの演算をサポート
シリアルのオンボード・プログラミング、外部からのプログラミング電圧は不要
3 チャネルの内蔵 DMA
RTC 機能付き基本タイマ
「デバイスの比較」に、提供しているファミリ製品をまとめています。

2 アプリケーション

アナログおよびデジタル・センサ・システム
デジタル・モータの制御
リモート・コントロール
サーモスタット
デジタル・タイマ
ハンドヘルド・メータ

3 概要

TI MSP ファミリの超低消費電力マイクロコントローラは複数のデバイスで構成され、それぞれが各種のアプリケーションを対象とする異なるペリフェラルを搭載しています。アーキテクチャに多様な低消費電力モードを組み合わせ、携帯型測定機器で長いバッテリ駆動時間を実現するように最適化されています。強力な 16 ビット RISC CPU、16 ビット・レジスタ、および定数ジェネレータが搭載されているため、最高水準のコード効率を実現できます。デジタル制御発振器 (DCO) により、低消費電力モードからアクティブ・モードへ 3.5µs (標準値) 以内でウェークアップできます。

MSP430F543xA および MSP430F541xA シリーズは、3 つの 16 ビット・タイマ、高性能の 12 ビット ADC、最大 4 つの USCI、ハードウェア乗算器、DMA、アラーム機能付きの RTC モジュール、最大 87 本の I/O ピンを搭載した構成のマイクロコントローラです。

モジュールの完全な説明については、『MSP430FR5xx および MSP430FR6xx ファミリ・ユーザー・ガイド』を参照してください。

製品情報

部品番号⁽¹⁾	パッケージ	本体サイズ⁽²⁾
MSP430F5438AIPZ	LQFP (100)	14mm × 14mm
MSP430F5437AIPN	LQFP (80)	12mm × 12mm
MSP430F5438AIZCA	nFBGA (113)	7mm × 7mm
MSP430F5438AIZQW⁽³⁾	MicroStar Junior™ BGA (113)	7mm × 7mm

(1) 最新の製品、パッケージ、および注文情報についてはSection 11 の「付録：パッケージ・オプション」または www.ti.com の TI Web サイトを参照してください。

(2) ここに記載されているサイズは概略です。許容公差を含めたパッケージの寸法については、Section 11 の「メカニカル・データ」を参照してください。

(3) ZQW (MicroStar Junior BGA) パッケージのすべての注文可能な部品番号が「最終購入」のステータスに変更されました。このステータスの詳細については、製品ライフサイクルのページを参照してください。

4 機能ブロック図

図 4-1 と機能ブロック図 – MSP430F5437AIPN、MSP430F5435AIPN、MSP430F5418AIPN に、機能ブロック図を示します。

図 4-1 機能ブロック図 – MSP430F5438AIPZ、MSP430F5436AIPZ、MSP430F5419AIPZ、MSP430F5438AIZCAW、MSP430F5436AIZCA、MSP430F5419AIZCA、MSP430F5438AIZQW、MSP430F5436AIZQW、MSP430F5419AIZQW

機能ブロック図 – MSP430F5437AIPN、MSP430F5435AIPN、MSP430F5418AIPN

5 Revision History

Changes from September 12, 2020 to May 10, 2021

Added nFBGA package (ZCA) thermal resistance characteristicsGo

6 Device Comparison

Table 6-1 summarizes the available family members.

Table 6-1 Device Characteristics

DEVICE⁽¹⁾	FLASH (KB)⁽²⁾	SRAM (KB)	Timer_A⁽³⁾	Timer_B⁽⁴⁾	USCI		ADC12_A (Ch)	I/O	PACKAGE
DEVICE⁽¹⁾	FLASH (KB)⁽²⁾	SRAM (KB)	Timer_A⁽³⁾	Timer_B⁽⁴⁾	CHANNEL A: UART, IrDA, SPI	CHANNEL B: SPI, I²C	ADC12_A (Ch)	I/O	PACKAGE
MSP430F5438A	256	16	5, 3	7	4	4	14 ext, 2 int	87	100 PZ, 113 ZCA, 113 ZQW
MSP430F5437A	256	16	5, 3	7	2	2	14 ext, 2 int	67	80 PN
MSP430F5436A	192	16	5, 3	7	4	4	14 ext, 2 int	87	100 PZ, 113 ZCA, 113 ZQW
MSP430F5435A	192	16	5, 3	7	2	2	14 ext, 2 int	67	80 PN
MSP430F5419A	128	16	5, 3	7	4	4	14 ext, 2 int	87	100 PZ, 113 ZCA, 113 ZQW
MSP430F5418A	128	16	5, 3	7	2	2	14 ext, 2 int	67	80 PN

(1) For the most current part, package, and ordering information, see the Package Option Addendum in Section 11, or see the TI website at www.ti.com.

(2) Package drawings, thermal data, and symbolization are available at www.ti.com/packaging.

(3) Each number in the sequence represents an instantiation of Timer_A with its associated number of capture compare registers and PWM output generators available. For example, a number sequence of 3, 5 would represent two instantiations of Timer_A, the first instantiation having 3 and the second instantiation having 5 capture compare registers and PWM output generators, respectively.

(4) Each number in the sequence represents an instantiation of Timer_B with its associated number of capture compare registers and PWM output generators available. For example, a number sequence of 3, 5 would represent two instantiations of Timer_B, the first instantiation having 3 and the second instantiation having 5 capture compare registers and PWM output generators.