ZHCACD6A February   2023  – December 2023 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1 , AM62P , AM62P-Q1

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2.    AM62Ax/AM62Px LPDDR4 电路板设计和布局布线指南
3.   商标
4. 1概述
   1. 1.1 支持的电路板设计
   2. 1.2 通用电路板布局指南
   3. 1.3 PCB 堆叠
   4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
   5. 1.5 速度补偿
5. 2LPDDR4 电路板设计和布局指南
   1. 2.1  LPDDR4 简介
   2. 2.2  受支持的 LPDDR4 器件的实现
   3. 2.3  LPDDR4 接口原理图
   4. 2.4  兼容的 JEDEC LPDDR4 器件
   5. 2.5  放置
   6. 2.6  LPDDR4 禁止区域
   7. 2.7  网类别
   8. 2.8  LPDDR4 信号端接
   9. 2.9  LPDDR4 VREF 布线
   10. 2.10 LPDDR4 VTT
   11. 2.11 CK 和 ADDR_CTRL 拓扑
   12. 2.12 数据组拓扑
   13. 2.13 CK0 和 ADDR_CTRL 布线规格
   14. 2.14 数据组布线规格
   15. 2.15 通道、字节和位交换
   16. 2.16 数据总线反转
6. 3LPDDR4 电路板设计仿真
   1. 3.1 电路板模型提取
   2. 3.2 电路板模型验证
   3. 3.3 S 参数检查
   4. 3.4 时域反射法 (TDR) 分析
   5. 3.5 系统级仿真
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
         1. 3.5.3.1 眼图质量
         2. 3.5.3.2 延迟报告
         3. 3.5.3.3 模板报告
   6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
7. 4附录：SOC 封装延迟
8. 5参考资料
9. 6修订历史记录

AM62Ax/AM62Px LPDDR4 电路板设计和布局布线指南

本资源的原文使用英文撰写。 为方便起见，TI 提供了译文；由于翻译过程中可能使用了自动化工具，TI 不保证译文的准确性。 为确认准确性，请务必访问 ti.com 参考最新的英文版本（控制文档）。