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ADC34J2x 属于高线性度、超低功耗、双通道、12 位、50MSPS 至 160MSPS 模数转换器 (ADC) 系列。 此类器件专门设计用于支持具有宽动态范围需求且要求苛刻的高输入频率信号。 当 SYSREF 输入实现整个系统同步时，时钟输入分频器将给予系统时钟架构设计更高的灵活性。 该器件支持 JESD204B 接口，从而减少接口线路的数量，实现高系统集成度。 JESD204B 接口是串行接口，仅通过一个差分对即可串行输出每个 ADC 的数据。 内部锁相环 (PLL) 会将传入的 ADC 采样时钟乘以 20，以获得串行输出各通道的 12 位数据时所使用的位时钟。 该器件支持子类 1，接口速率高达 3.2Gbps。
| 类型 | 标题 | 下载最新的英语版本 | 日期 | |||
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| * | 数据表 | ADC34J2x 具有 JESD204B 接口的四通道 12 位 50MSPS 至 160MSPS 模数转换器 数据表 (Rev. A) | PDF | HTML | 英语版 (Rev.A) | PDF | HTML | 2015年 2月 27日 |
| EVM 用户指南 | ADC3xxxEVM and ADC3xJxxEVM User's Guide (Rev. D) | 2018年 8月 24日 |
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ADC34J23 评估模块展示了低功耗四通道 80Msps 12 位 ADC 的性能。该产品包含 ADC34J23 器件、提供 JESD204B 时钟的 LMK04828 和用于提供必需电压的 TI 电压稳压器。ADC 的输入默认连接到变压器输入，该变压器输入可连接到 50 欧姆单端信号源。通过变压器输入提供时钟基准输入，可将该时钟基准输入连接到 50 欧姆单端时钟源。可使用板载 LMK04828 生成必需的 JESD204B 时钟。通过板载 USB 连接和 GUI 提供寄存器访问。
The JESD204 rapid design IP has been designed to enable FPGA engineers to achieve an accelerated path to a working JESD204 system. The IP has been architected in a way that downstream digital processing and other application logic are isolated from most of the performance- and timing-critical (...)
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
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| VQFN (RGZ) | 48 | Ultra Librarian |