SN74F112
- Package Options Include Plastic Small-Outline Packages and Standard Plastic 300-mil DIPs
The SN74F112 contains two independent J-K negative-edge-triggered
flip-flops. A low level at the preset () or clear (
) inputs sets or resets the outputs
regardless of the levels of the other inputs. When
and
are inactive (high), data at the J
and K inputs meeting the setup time requirements is transferred to
the outputs on the negative-going edge of the clock pulse. Clock
triggering occurs at a voltage level and is not directly related to
the rise time of the clock pulse. Following the hold-time interval,
data at the J and K inputs may be changed without affecting the
levels at the outputs. The SN74F112 can perform as a toggle flip-flop
by tying J and K high.
The SN74F112 is characterized for operation from 0°C to 70°C.
技術資料
設計および開発
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14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板
14-24-LOGIC-EVM 評価基板 (EVM) は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。
パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
---|---|---|
PDIP (N) | 16 | Ultra Librarian |
SOIC (D) | 16 | Ultra Librarian |
SOP (NS) | 16 | Ultra Librarian |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 使用原材料
- 認定試験結果
- 継続的な信頼性モニタ試験結果
- ファブの拠点
- 組み立てを実施した拠点