SN74AUC1G04
- Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
- ESD Protection Exceeds JESD 22
- 2000-V Human-Body Model (A114-A)
- 200-V Machine Model (A115-A)
- 1000-V Charged-Device Model (C101)
- Available in the Texas Instruments NanoFree™ Package
- Optimized for 1.8-V Operation and Is 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
- Ioff Supports Partial Power Down Mode and Back Drive Protection
- Sub-1-V Operable
- Max tpd of 2.2 ns at 1.8 V
- Low Power Consumption, 10-µA Maximum ICC
- ±8-mA Output Drive at 1.8 V
This single inverter gate is operational at 0.8-V to 2.7-V VCC, but is designed specifically for 1.65-V to 1.95-V VCC operation.
The SN74AUC1G04 performs the Boolean function Y = A.
NanoFree™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.
This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the ouput, preventing damaging current backflow through the device when it is powered down.
For more information about AUC Little Logic devices, see Applications of Texas Instruments AUC Sub-1-V Little Logic Devices, SCEA027.
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技術資料
設計および開発
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5-8-LOGIC-EVM — 5 ~ 8 ピンの DCK、DCT、DCU、DRL、DBV の各パッケージをサポートする汎用ロジックの評価基板 (EVM)
5-8-NL-LOGIC-EVM — 5 ~ 8 ピン の DPW、DQE、DRY、DSF、DTM、DTQ、DTT の各パッケージに対応する、ロジック IC と変換 IC 向けの汎用評価基板 (EVM)
DTT、DRY、DPW、DTM、DQE、DQM、DSF、DTQ の各パッケージに封止済みの任意のロジック デバイスまたは変換デバイスに対応する設計を採用した汎用 EVM (評価基板) です。フレキシブルな評価が可能な基板設計を採用しています。
TIDM-RF430FRLSENSE — RF430FRL152H NFC 温度および光センサ・リファレンス・デザイン
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| DSBGA (YZP) | 5 | Ultra Librarian |
| SOT-23 (DBV) | 5 | Ultra Librarian |
| SOT-5X3 (DRL) | 5 | Ultra Librarian |
| SOT-SC70 (DCK) | 5 | Ultra Librarian |
| USON (DRY) | 6 | Ultra Librarian |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
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