CDCE62005
- Superior Performance:
- Low Noise Clock Generator: 550 fs rms typical (10 kHz to 20 MHz Integration Bandwidth),
FC = 100 MHz - Low Noise Jitter Cleaner: 2.6 ps rms typical (10 kHz to 20 MHz Integration Bandwidth),
FC = 100 MHz
- Low Noise Clock Generator: 550 fs rms typical (10 kHz to 20 MHz Integration Bandwidth),
- Flexible Frequency Planning:
- 5 Fully Configurable Outputs: LVPECL, LVDS, LVCMOS and Special High Swing Output Modes
- Unique Dual-VCO Architecture Supports a Wide Tuning Range: 1.750 GHz to 2.356 GHz
- Output Frequency Ranges from 4.25 MHz to 1.175 GHz in Synthesizer Mode
- Output Frequency up to 1.5 GHz in Fan-Out Mode
- Independent Coarse Skew Control on all Outputs
- High Flexibility:
- Integrated EEPROM Determines Device Configuration at Power-up
- Smart Input Multiplexer Automatically Switches Between One of Three Reference Inputs
- 7-mm × 7-mm 48-Pin VQFN Package (RGZ)
- –40°C to +85°C Temperature Range
The CDCE62005 is a high performance clock generator and distributor featuring low output jitter, a high degree of configurability via a SPI interface, and programmable start up modes determined by on-chip EEPROM. Specifically tailored for clocking data converters and high-speed digital signals, the CDCE62005 achieves jitter performance well under 1 ps RMS (10 kHz to 20 MHz integration bandwidth).
The CDCE62005 incorporates a synthesizer block with partially integrated loop filter, a clock distribution block including programmable output formats, and an input block featuring an innovative smart multiplexer. The clock distribution block includes five individually programmable outputs that can be configured to provide different combinations of output formats (LVPECL, LVDS, LVCMOS). Each output can also be programmed to a unique output frequency (up to 1.5 GHz) and skew relationship via a programmable delay block (note that frequency range depends on operational mode and output format selected). If all outputs are configured in single-ended mode (for example, LVCMOS), the CDCE62005 supports up to ten outputs. Each output can select one of four clock sources to condition and distribute including any of the three clock inputs or the output of the frequency synthesizer. The input block includes two universal differential inputs which support frequencies in the range of 40 kHz to 500 MHz and an auxiliary input that can be configured to connect to an external crystal via an on chip oscillator block.
The smart input multiplexer has two modes of operation, manual and automatic. In manual mode, the user selects the synthesizer reference via the SPI interface. In automatic mode, the input multiplexer will automatically select between the highest priority input clock available.
技术文档
| 类型 | 标题 | 下载最新的英语版本 | 日期 | |||
|---|---|---|---|---|---|---|
| * | 数据表 | CDCE62005 3:5 Clock Generator, Jitter Cleaner with Integrated Dual VCOs 数据表 (Rev. G) | PDF | HTML | 2016年 5月 23日 | ||
| 用户指南 | TSW6011EVM Quick Start Guide (Rev. D) | 2016年 8月 17日 | ||||
| 应用手册 | Clocking Design Guidelines: Unused Pins | 2015年 11月 19日 | ||||
| 应用手册 | Effects of Clock Spur on High Speed DAC Performance (Rev. A) | 2015年 5月 18日 | ||||
| 应用手册 | Effects of Clock Noise on High Speed DAC Performance | 2012年 11月 8日 | ||||
| 设计指南 | 适用于 Xilinx FPGA 的模拟器件 解决方案指南 | 2012年 4月 24日 | ||||
| 应用手册 | Phase Noise Performance and Loop Bandwidth Optimization of CDCE62005 | 2011年 8月 11日 | ||||
| 应用手册 | CDCE62005 锁相环电路设计与应用 | 2010年 2月 23日 | ||||
| 应用手册 | CDCE62005 Application Report | 2008年 11月 21日 | ||||
| 应用手册 | LAN & WAN clock generation and muxing using the CDCE62005 | 2008年 11月 19日 | ||||
| 用户指南 | Low Phase Noise Clock Evaluation Module — up to 1.5 Ghz | 2008年 11月 11日 | ||||
| 应用手册 | CDCE62005 Phase Noise and Jitter Cleaning Performance | 2008年 9月 5日 | ||||
| 应用手册 | CDCE62005 as Clock Solution for High-Speed ADCs | 2008年 9月 4日 |
设计和开发
如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。
CDCE62005EVM — CDCE62005EVM 评估模块
DAC3152EVM — DAC3152 双通道 10 位 500MSPS 数模转换器评估模块
DAC3152EVM 是能让设计者评估德州仪器 (TI) DAC3152 双通道 10 位 500MSPS 数模转换器 (DAC) 的电路板，它具有 10 字节宽 DDR LVDS 数据输入、极低的功耗、尺寸和延迟。EVM 提供了可在不一定配备直接 RF TRF370333 350 MHz 至 4.0 GHz 正交调制器的情况下测试 DAC3152 的灵活环境，该调制器可将来自 DAC 的 I/Q 输出向上变频为射频。
该 EVM 能与 TSW3100 图形发生器卡配合使用以执行各种测试。TSW3100 生成了测试模式，该模式将通过 LVDS 接口被馈送至 DAC3152。DAC3152EVM (...)
DAC3162EVM — DAC3162 双通道 12 位 500MSPS 数模转换器评估模块
DAC3162EVM 是能让设计者评估德州仪器 (TI) DAC3162 双通道 12 位 500MSPS 数模转换器 (DAC) 性能的电路板，它具有 12 字节宽 DDR LVDS 数据输入、极低的功耗、尺寸和延迟。EVM 提供了可在不一定配备直接 RF TRF370333 350MHz 至 4.0GHz 正交调制器的情况下测试 DAC3162 的灵活环境，该调制器可将来自 DAC 的 I/Q 输出向上变频为射频。
该 EVM 能与 TSW3100 图形发生器卡配合使用以执行各种测试。TSW3100 生成了测试模式，该模式将通过 LVDS 接口被馈送至 DAC3162。DAC3162EVM (...)
DAC3283EVM — DAC3283 双通道、16 位、800MSPS、1x-4x 插值数模转换器评估模块
DAC3283EVM 是能让设计者评估德州仪器 (TI) DAC3283 双通道 16 位 800MSPS 数模转换器 (DAC) 的电路板，它具有 8 字节宽 DDR LVDS 数据输入、集成 2x/4x 内插滤波器，并且在高 IF 时具有出色的线性度。EVM 提供了可在各种时钟、输入条件下测试 DAC3283 的灵活环境。作为易于使用的完整射频发射解决方案，DAC3283EVM 包含用于为 DAC3283 计时的 CDCE62005 时钟发生器/抖动消除器以及 TRF3704 50MHz 至 6GHz 正交调制器，该调制器可将来自 DAC 的 I/Q 输出向上变频为射频实信号。
该 (...)
SCAC105 — CDCE62005 EVM Control Software Installer
支持的产品和硬件
PSPICE-FOR-TI — 适用于 TI 设计和模拟工具的 PSpice®
借助 PSpice for TI 的设计和仿真环境及其内置的模型库，您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案，然后再进行布局和制造，可缩短产品上市时间并降低开发成本。
在 PSpice for TI 设计和仿真工具中，您可以搜索 TI (...)
TIDEP0036 — 采用 TMS320C6657 实现的高效 OPUS 编解码器解决方案参考设计
TIDA-00078 — 具有 I/Q 校正的直接降压转换系统
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| VQFN (RGZ) | 48 | Ultra Librarian |
订购和质量
- RoHS
- REACH
- 器件标识
- 引脚镀层/焊球材料
- MSL 等级/回流焊峰值温度
- MTBF/时基故障估算
- 材料成分
- 鉴定摘要
- 持续可靠性监测
- 制造厂地点
- 封装厂地点
推荐产品可能包含与 TI 此产品相关的参数、评估模块或参考设计。