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时钟抖动清除器

LMK04610

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具有双 PLL 且符合 JESD204B 标准的超低噪声和低功耗时钟抖动消除器

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LMK04610

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产品详情

Number of input channels 2 Number of outputs 10 RMS jitter (fs) 65 Features JESD204B Output frequency (min) (MHz) 0.03 Output frequency (max) (MHz) 2000 Output type LVDS, LVPECL Input type LVCMOS, LVDS, LVPECL Supply voltage (min) (V) 1.7 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85
Number of input channels 2 Number of outputs 10 RMS jitter (fs) 65 Features JESD204B Output frequency (min) (MHz) 0.03 Output frequency (max) (MHz) 2000 Output type LVDS, LVPECL Input type LVCMOS, LVDS, LVPECL Supply voltage (min) (V) 1.7 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85
VQFN (RTQ) 56 64 mm² 8 x 8
  • 双环路 PLL 架构
  • 超低噪声（10kHz 至 20MHz）：
    • 1966.08MHz 频率下 48fs RMS 抖动
    • 983.04MHz 频率下 50fs RMS 抖动
    • 122.88MHz 频率下 61fs RMS 抖动
  • 122.88MHz 时具有 –165dBc/Hz 本底噪声
  • JESD204B 支持
    • 一次性、脉冲和连续 SYSREF
  • 10 个差动输出时钟（处于 8 个频率组中）
    • 介于 700mVpp 和 1600mVpp 之间的可编程输出摆幅
    • 每个输出对可配置为 SYSREF 时钟输出
    • 16 位通道分频器
    • 最小 SYSREF 频率为 25kHz
    • 最大输出频率为 2GHz
    • 精密数字延迟，动态可调
      • 数字延迟 (DDLY) ½ × 时钟分配路径频率（最大 2GHz）
    • 60ps 步长模拟延迟
    • 50% 占空比输出分配，1 至 65535
      （偶数和奇数）
  • 2 个基准输入
    • 输入丢失时采用保持模式
    • 自动和手动切换模式
    • 信号损失 (LOS) 检测
  • 在 10 个有源输出下的典型功耗为 0.88W
  • 通常由 1.8V（输出、输入）和 3.3V 电源（数字、PLL1、PLL2_OSC、PLL2 内核）供电
  • 完全集成的可编程环路滤波器
  • PLL2
    • PLL2 相位检测器频率高达 250MHz
    • OSCin 倍频器
    • 集成式低噪声 VCO
  • 内部功率调节：优于 –80dBc PSRR（在 VDDO 上）（对于 122.88MHz 差动输出）
  • 3 线制或 4 线制 SPI 接口（4 线制为默认设置）
  • –40ºC 至 +85ºC 工业环境温度
  • 支持 105ºC PCB 温度（在散热焊盘上测量）
  • LMK04610：8mm × 8mm VQFN-56 封装，间距为 0.5mm
  • 双环路 PLL 架构
  • 超低噪声（10kHz 至 20MHz）：
    • 1966.08MHz 频率下 48fs RMS 抖动
    • 983.04MHz 频率下 50fs RMS 抖动
    • 122.88MHz 频率下 61fs RMS 抖动
  • 122.88MHz 时具有 –165dBc/Hz 本底噪声
  • JESD204B 支持
    • 一次性、脉冲和连续 SYSREF
  • 10 个差动输出时钟（处于 8 个频率组中）
    • 介于 700mVpp 和 1600mVpp 之间的可编程输出摆幅
    • 每个输出对可配置为 SYSREF 时钟输出
    • 16 位通道分频器
    • 最小 SYSREF 频率为 25kHz
    • 最大输出频率为 2GHz
    • 精密数字延迟，动态可调
      • 数字延迟 (DDLY) ½ × 时钟分配路径频率（最大 2GHz）
    • 60ps 步长模拟延迟
    • 50% 占空比输出分配，1 至 65535
      （偶数和奇数）
  • 2 个基准输入
    • 输入丢失时采用保持模式
    • 自动和手动切换模式
    • 信号损失 (LOS) 检测
  • 在 10 个有源输出下的典型功耗为 0.88W
  • 通常由 1.8V（输出、输入）和 3.3V 电源（数字、PLL1、PLL2_OSC、PLL2 内核）供电
  • 完全集成的可编程环路滤波器
  • PLL2
    • PLL2 相位检测器频率高达 250MHz
    • OSCin 倍频器
    • 集成式低噪声 VCO
  • 内部功率调节：优于 –80dBc PSRR（在 VDDO 上）（对于 122.88MHz 差动输出）
  • 3 线制或 4 线制 SPI 接口（4 线制为默认设置）
  • –40ºC 至 +85ºC 工业环境温度
  • 支持 105ºC PCB 温度（在散热焊盘上测量）
  • LMK04610：8mm × 8mm VQFN-56 封装，间距为 0.5mm

LMK0461x 器件系列具有业界性能最高且功耗最低的抖动清除器，支持 JESD204B 接口。

LMK0461x 器件系列具有业界性能最高且功耗最低的抖动清除器，支持 JESD204B 接口。

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* 数据表 具有双环路 PLL 且符合 JESD204B 标准的 LMK04610 超低噪声和低功耗时钟抖动消除器 数据表 (Rev. B) PDF | HTML 英语版 (Rev.B) PDF | HTML 2019年 11月 11日
应用手册 JESD204B Multi-Device Synchronization Using LMK0461x 2017年 8月 16日
应用手册 LMK0461x Phase Noise Performance With DC-DC Converters (Rev. B) 2017年 7月 20日
应用手册 SDPLL for LMK046xx Family 2017年 5月 15日

设计与开发

如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。

评估板

LMK04610EVM — 具有双 PLL 且符合 JESD204B 标准的 LMK04610 超低噪声和低功耗时钟抖动清除器 EVM

LMK04610EVM 具有 LMK04610 符合 JESD204B 标准的超低噪声和低功耗双环路抖动清除器。凭借全部输出运行时仅为 900mW 的功耗，LMK04610 采用低噪声 VCXO 模块可支持低于 74fs 的抖动（12kHz 至 20MHz）。集成式 LDO 可提供高 PSRR，支持使用直流/直流转换器。
用户指南: PDF
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支持软件

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

Texas Instruments clocks and synthesizers (TICS) pro software is used to program the evaluation modules (EVMs) for product numbers with these prefixes: CDC, LMK and LMX. These products include phase-locked loops and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.

支持的产品和硬件

支持的产品和硬件
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仿真模型

LMK0461X IBIS Model

SNAM204.ZIP (126 KB) - IBIS Model
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设计工具

CLOCK-TREE-ARCHITECT — 时钟树架构编程软件

时钟树架构是一款时钟树综合工具，可根据您的系统要求生成时钟树解决方案，从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据，然后生成系统级多芯片时钟解决方案。
立即设计
模拟工具

PSPICE-FOR-TI — PSpice® for TI 设计和仿真工具

PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用，包括业内超大的模型库之一，涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

借助 PSpice for TI 的设计和仿真环境及其内置的模型库，您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案，然后再进行布局和制造，可缩短产品上市时间并降低开发成本。 

在 PSpice for TI 设计和仿真工具中，您可以搜索 TI (...)
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封装 引脚 CAD 符号、封装和 3D 模型
VQFN (RTQ) 56 Ultra Librarian
适用于评估类项目的 TI 标准条款与条件。

订购和质量

包含信息：
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/时基故障估算
  • 材料成分
  • 鉴定摘要
  • 持续可靠性监测
包含信息：
  • 制造厂地点
  • 封装厂地点

推荐产品可能包含与 TI 此产品相关的参数、评估模块或参考设计。

支持和培训

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