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LMX1906-SP

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具有 SYSREF 和 FPGA 时钟的耐辐射加固保障 (RHA) 15GHz 缓冲器、倍频器和分频器

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产品详情

Frequency (max) (MHz) 15000 Frequency (min) (MHz) 300 Features Integrated multiplier and divider modes, JESD204B/C SYSREF support, Phase synchronization, RF clock distribution, Radiation hardened, Space Qualified, Space grade, Ultra-low additive jitter Current consumption (mA) 405 Integrated VCO No Operating temperature range (°C) -55 to 125 Rating Space Lock time (µs) (typ) (s) Loop BW dependent
Frequency (max) (MHz) 15000 Frequency (min) (MHz) 300 Features Integrated multiplier and divider modes, JESD204B/C SYSREF support, Phase synchronization, RF clock distribution, Radiation hardened, Space Qualified, Space grade, Ultra-low additive jitter Current consumption (mA) 405 Integrated VCO No Operating temperature range (°C) -55 to 125 Rating Space Lock time (µs) (typ) (s) Loop BW dependent
HTQFP (PAP) 64 144 mm² 12 x 12
  • SMD #5962-23202
    • 电离辐射总剂量 100krad（无 ELDRS）
    • 单粒子闩锁 (SEL) 抗扰度高达 87MeV-cm2/mg
    • 单粒子功能中断 (SEFI) 抗扰度高达 87MeV-cm2/mg
  • 支持 300MHz 至 15GHz 频率的时钟缓冲器
  • 超低噪声
    • 6GHz 输出时的本底噪声为 –159dBc/Hz
    • 6GHz 输出时具有 36fs 附加抖动（100Hz 至 fCLK）
    • 5fs 附加抖动 (100Hz - 100MHz)
  • 4 个具有相应 SYSREF 输出的高频时钟
    • 按 1（缓冲器）、2、3、4、5 和 7 共享分频
    • 共享可编程倍频器 x2、x3 和 x4
  • 支持引脚模式选项，以便在没有 SPI 的情况下配置器件
  • 带有相应 SYSREF 输出的 LOGICLK 输出
    • 基于单独的分频组
    • 1、2、4 预分频器
    • 1（旁路）、2、…、1023 后分频器
  • 8 个可编程输出功率级别
  • 同步的 SYSREF 时钟输出
    • 在 12.8GHz 下，508 次延迟步长调整，每次小于 2.5ps
    • 发生器和中继器模式
    • SYSREFREQ 引脚的窗口化特性可优化时序
  • 针对所有分频和倍频器件的 SYNC 特性
  • 2.5V 工作电压
  • –55ºC 至 125ºC 工作温度
  • SMD #5962-23202
    • 电离辐射总剂量 100krad（无 ELDRS）
    • 单粒子闩锁 (SEL) 抗扰度高达 87MeV-cm2/mg
    • 单粒子功能中断 (SEFI) 抗扰度高达 87MeV-cm2/mg
  • 支持 300MHz 至 15GHz 频率的时钟缓冲器
  • 超低噪声
    • 6GHz 输出时的本底噪声为 –159dBc/Hz
    • 6GHz 输出时具有 36fs 附加抖动（100Hz 至 fCLK）
    • 5fs 附加抖动 (100Hz - 100MHz)
  • 4 个具有相应 SYSREF 输出的高频时钟
    • 按 1（缓冲器）、2、3、4、5 和 7 共享分频
    • 共享可编程倍频器 x2、x3 和 x4
  • 支持引脚模式选项，以便在没有 SPI 的情况下配置器件
  • 带有相应 SYSREF 输出的 LOGICLK 输出
    • 基于单独的分频组
    • 1、2、4 预分频器
    • 1（旁路）、2、…、1023 后分频器
  • 8 个可编程输出功率级别
  • 同步的 SYSREF 时钟输出
    • 在 12.8GHz 下，508 次延迟步长调整，每次小于 2.5ps
    • 发生器和中继器模式
    • SYSREFREQ 引脚的窗口化特性可优化时序
  • 针对所有分频和倍频器件的 SYNC 特性
  • 2.5V 工作电压
  • –55ºC 至 125ºC 工作温度

LMX1906-SP 是具有高频、超低抖动和 SYSREF 输出的缓冲器、分频器和倍频器。该器件可与超低噪声基准时钟源相结合，是时钟控制型数据转换器的典型设计，尤其是在 3GHz 以上采样时。4 个高频时钟输出中的每一个输出以及附加 LOGICLK 输出都与 SYSREF 输出时钟信号配对。JESD 接口的 SYSREF 信号可以在内部生成，也可以作为输入传入，并重新计时为器件时钟。该器件可通过禁用 SYSREF 输出，将多通道、低偏斜、超低噪声本机振荡器信号分配给多个混频器。

LMX1906-SP 是具有高频、超低抖动和 SYSREF 输出的缓冲器、分频器和倍频器。该器件可与超低噪声基准时钟源相结合，是时钟控制型数据转换器的典型设计，尤其是在 3GHz 以上采样时。4 个高频时钟输出中的每一个输出以及附加 LOGICLK 输出都与 SYSREF 输出时钟信号配对。JESD 接口的 SYSREF 信号可以在内部生成，也可以作为输入传入，并重新计时为器件时钟。该器件可通过禁用 SYSREF 输出，将多通道、低偏斜、超低噪声本机振荡器信号分配给多个混频器。
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证书 LMX1906EVM-CVAL EU Declaration of Conformity (DoC) 2023年 9月 14日

设计与开发

如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。

评估板

LMX1906EVM-CVAL — LMX1906-SP 评估模块

LMX1906-SP 评估模块 (EVM) 旨在评估 LMX1906-SP 的性能，后者是一款四输出、超低附加抖动射频 (RF) 缓冲器、分频器和倍增器。该器件可以缓冲高达 18GHz 的 RF 频率，将 RF 输出倍增至 6.4GHz，并将输出分频至 6.4GHz。包含用于现场可编程门阵列 (FPGA) 和逻辑时钟的独立型辅助时钟分频器，每个输出都包括一个具有皮秒精度和延迟调优能力的系统参考 (SYSREF) 补偿。多个器件可以同步以实现宽时钟分配树。
用户指南: PDF | HTML
英语版: PDF | HTML
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支持软件

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

Texas Instruments clocks and synthesizers (TICS) pro software is used to program the evaluation modules (EVMs) for product numbers with these prefixes: CDC, LMK and LMX. These products include phase-locked loops and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.

支持的产品和硬件

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仿真模型

LMX1906-SP IBIS Model

SNAM300.ZIP (61 KB) - IBIS Model
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设计工具

PLLATINUMSIM-SW — PLLatinum Sim Tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

支持的产品和硬件

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封装 引脚 CAD 符号、封装和 3D 模型
HTQFP (PAP) 64 Ultra Librarian
适用于评估类项目的 TI 标准条款与条件。

订购和质量

包含信息：
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/时基故障估算
  • 材料成分
  • 鉴定摘要
  • 持续可靠性监测
包含信息：
  • 制造厂地点
  • 封装厂地点

推荐产品可能包含与 TI 此产品相关的参数、评估模块或参考设计。

支持和培训

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