LMK03318

LMK03318デバイスは超低ノイズの PLLATINUM™クロック・ジェネレータであり、1つのフラクショナルN周波数シンセサイザと内蔵VCO、柔軟なクロック分配およびファンアウトといった特長を備え、ピンで選択可能な構成状態がオンチップのEEPROMに格納されています。このデバイスは、各種の数ギガビット速度のシリアル・インターフェイスおよびデジタル・デバイス用に複数のクロックを生成できるため、BOMコストと基板面積を削減し、複数の発振器とクロック分配デバイスを置き換えることで信頼性を向上できます。超低ジッタにより、高速シリアル・リンクにおけるビット・エラー・レート(BER)を低減します。

PLLについて、差動クロック、シングルエンド・クロック、または水晶振動子入力を基準クロックとして選択できます。選択した基準入力を使用して、VCO周波数を基準入力周波数の整数倍または分数倍にロックできます。VCO周波数は4.8GHzと5.4GHzの間で調整が可能です。PLLはアプリケーションの必要に応じて、事前定義またはユーザー定義のループ帯域幅を柔軟に選択できます。PLLには後処理分周器があり、2、3、4、5、6、7、または8分周を選択できます。

すべての出力チャネルは、PLLからの分周されたVCOクロックを、出力分周器のソースとして選択し、最終的な出力周波数を設定できます。また、一部の出力チャネルはPLL用の基準入力を別のソースとして独立に選択し、対応する出力バッファへバイパスできます。8ビットの出力分周器は、1～256の分周範囲(偶数または奇数)、最高1GHzの出力周波数、および出力位相同期機能をサポートしています。

すべての出力ペアはグランドを基準とするCMLドライバで、スイングをプログラムでき、LVDS、LVPECL、CMLレシーバとAC結合により接続できます。また、すべての出力ペアはそれぞれ独立に、HCSL出力または2×1.8V LVCMOS出力としても構成可能です。出力では、電圧を基準とするドライバ設計(従来型のLVDSおよびLVPECLドライバなど)に比べて、1.8Vで低消費電力、高性能および高い電源ノイズ耐性、および低いEMIを実現します。STATUSピンにより、2つの追加3.3V LVCMOS出力が得られます。これは、3.3V LVCMOS出力が必要で、デバイスのステータス信号が必要ない場合に使用できるオプション機能です。

このデバイスは、オンチップのプログラム可能なEEPROMまたは事前定義のROMメモリからの自己スタートアップ機能を備え、ピン制御で複数のカスタム・デバイス・モードを選択できるため、シリアルでのプログラムの必要がありません。デバイスのレジスタおよびオンチップEEPROM設定は、I²C互換のシリアル・インターフェイスにより完全にプログラム可能です。デバイスのスレーブ・アドレスはEEPROMでプログラムでき、LSBは3ステート・ピンにより設定できます。

このデバイスには2つの周波数マージニング・オプションが用意され、グリッチフリーの動作により、標準のコンプライアンスおよびシステム・タイミング・マージン・テストなど、システム設計検証テスト(DVT)をサポートします。また、内蔵の水晶発振器(XO)上の低コストなプル可能水晶振動子を使用し、この入力をPLLシンセサイザの基準として選択することで、きめ細かい周波数マージニング(ppm単位)をサポートできます。周波数のマージニング範囲は、水晶振動子のトリム感度と、オンチップのバラクタ範囲により決定されます。XO周波数マージニングは、ピンまたはI²Cにより制御でき、使いやすく高い柔軟性があります。粗い周波数マージニング(%)は、任意の出力チャネルにおいて、I²Cインターフェイスで出力分周値を変更することにより利用でき、出力クロックを同期して停止および再開することで、分周器の変更時にグリッチやラント・パルスを防止します。

内部的な電力コンディショニングにより、電源ノイズ除去(PSNR)が非常に優れているため、電力配信ネットワークのコストと複雑性を低減できます。アナログおよびデジタル・コア・ブロックは3.3V ±5%電源で動作し、出力ブロックは1.8V、2.5V、3.3V ±5%電源で動作します。