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LMK3H0102

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PCIe Gen 1 ～ Gen 7 準拠、バルク弾性波 (BAW) ベース、リファレンスレス クロック ジェネレータ

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LMK3H0102

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製品詳細

Number of outputs 2 Output type LP-HCSL, LVCMOS, LVDS Output frequency (max) (MHz) 400 Core supply voltage (V) 1.8, 2.5, 3.3 Output supply voltage (V) 1.8, 2.5, 3.3 Operating temperature range (°C) -40 to 85 Features Factory One-Time Programmable (OTP) memory, I2C, PCIe Gen 1 - 7 compliant, Pin programmable, Serial interface Rating Catalog
Number of outputs 2 Output type LP-HCSL, LVCMOS, LVDS Output frequency (max) (MHz) 400 Core supply voltage (V) 1.8, 2.5, 3.3 Output supply voltage (V) 1.8, 2.5, 3.3 Operating temperature range (°C) -40 to 85 Features Factory One-Time Programmable (OTP) memory, I2C, PCIe Gen 1 - 7 compliant, Pin programmable, Serial interface Rating Catalog
TQFN (RER) 16 9 mm² 3 x 3
  • BAW 共振器を内蔵、外部リファレンスは不要
  • フレキシブルな周波数生成：
    • 2 チャネル分圧器：2.5MHz～400MHzの範囲で最大 3 つの異なる出力周波数
    • 最大 200MHz までの LVCMOS 出力をサポート：1.8V、2.5V、または 3.3V
    • OUT0 ピンおよび OUT1 ピン上で AC-LVDS、DC-LVDS、LP-HCSL、LVCMOS の組み合わせ
    • 追加の LVCMOS 出力により最大 5 つの LVCMOS クロックを生成可能
  • 総出力周波数安定性：±25ppm
  • 2 つの機能モード：I2C または事前にプログラムされた OTP
    • 完全に構成可能な I2C アドレス
  • PCIe Gen 1～Gen 7 準拠：共通クロック (SSC、SRNS、SRIS あり / なし)
  • 非常に小さい PCIe ジッタ (SSC あり)：
    • PCIe Gen 3 の共通クロックのジッタ：135.3fs 以下 (PCIe の上限は 1ps)
    • PCIe Gen 4 の共通クロックのジッタ：135.3fs 以下 (PCIe の上限は 500fs)
    • PCIe Gen 5 の共通クロックのジッタ：57.5fs 以下 (PCIe の上限は 150fs)
    • PCIe Gen 6 の共通クロックのジッタ：34.5fs 以下 (PCIe の上限は 100fs)
    • PCIe Gen 7 の共通クロックのジッタ：29.6fs 以下 (PCIe の上限は 67fs)
  • プログラム可能な SSC 変調深度
    • 事前プログラム済み：–0.1%、–0.25%、–0.3% 、および–0.5% のダウン スプレッド (200MHz FOD 周波数)
    • 抵抗によるプログラミングが可能：-0.1%～-3% のダウン スプレッド、または ±0.05%～±1.5% のセンター スプレッド
  • 電源電圧：1.8V～3.3V
  • LP-HCSL 出力において、500kHz のスイッチング ノイズで -93.1dBc の PSNR を提供する内蔵 LDO
  • スタートアップ時間：<1.5ms
  • 出力間スキュー：<50ps
  • フェイルセーフ デジタル入力ピン
  • BAW 共振器を内蔵、外部リファレンスは不要
  • フレキシブルな周波数生成：
    • 2 チャネル分圧器：2.5MHz～400MHzの範囲で最大 3 つの異なる出力周波数
    • 最大 200MHz までの LVCMOS 出力をサポート：1.8V、2.5V、または 3.3V
    • OUT0 ピンおよび OUT1 ピン上で AC-LVDS、DC-LVDS、LP-HCSL、LVCMOS の組み合わせ
    • 追加の LVCMOS 出力により最大 5 つの LVCMOS クロックを生成可能
  • 総出力周波数安定性：±25ppm
  • 2 つの機能モード：I2C または事前にプログラムされた OTP
    • 完全に構成可能な I2C アドレス
  • PCIe Gen 1～Gen 7 準拠：共通クロック (SSC、SRNS、SRIS あり / なし)
  • 非常に小さい PCIe ジッタ (SSC あり)：
    • PCIe Gen 3 の共通クロックのジッタ：135.3fs 以下 (PCIe の上限は 1ps)
    • PCIe Gen 4 の共通クロックのジッタ：135.3fs 以下 (PCIe の上限は 500fs)
    • PCIe Gen 5 の共通クロックのジッタ：57.5fs 以下 (PCIe の上限は 150fs)
    • PCIe Gen 6 の共通クロックのジッタ：34.5fs 以下 (PCIe の上限は 100fs)
    • PCIe Gen 7 の共通クロックのジッタ：29.6fs 以下 (PCIe の上限は 67fs)
  • プログラム可能な SSC 変調深度
    • 事前プログラム済み：–0.1%、–0.25%、–0.3% 、および–0.5% のダウン スプレッド (200MHz FOD 周波数)
    • 抵抗によるプログラミングが可能：-0.1%～-3% のダウン スプレッド、または ±0.05%～±1.5% のセンター スプレッド
  • 電源電圧：1.8V～3.3V
  • LP-HCSL 出力において、500kHz のスイッチング ノイズで -93.1dBc の PSNR を提供する内蔵 LDO
  • スタートアップ時間：<1.5ms
  • 出力間スキュー：<50ps
  • フェイルセーフ デジタル入力ピン

LMK3H0102 は、スペクトラム拡散クロック (SSC) をサポートする、2 出力 PCIe Gen 1～Gen 7 準拠のリファレンスレス クロック ジェネレータです。このデバイスは、 テキサス・インスツルメンツ独自のバルク弾性波 (BAW) 技術に基づいており、水晶振動子や外部クロック リファレンスを用いることなく、±25ppm のクロック出力を供給します。このデバイスは、2 つの SSC クロック、2 つの非 SSC クロック、または 1 つの SSC クロックと 1 つの非 SSC クロックを同時に供給できます。このデバイスは、SSC ありまたは SSC なしの共通クロック、SRNS (Separate Reference No Spread)、SRIS (Separate Reference Independent Spread) など、Gen 1 から Gen 7 までの PCIe に完全準拠しています。

このデバイスは、ピンや I2C インターフェイスを介して簡単に構成できます。デバイスへの電力供給には、外付けの DC/DC 回路を使用できます。電源のフィルタ処理と DC/DC 回路からの電源供給に関する詳細なガイドラインについては、「電源に関する推奨事項」を参照してください。

それぞれの LMK3H0102Axxx 構成の OTP のデフォルト設定については、『LMK3H0102 構成ガイド』を参照してください。

LMK3H0102 は、スペクトラム拡散クロック (SSC) をサポートする、2 出力 PCIe Gen 1～Gen 7 準拠のリファレンスレス クロック ジェネレータです。このデバイスは、 テキサス・インスツルメンツ独自のバルク弾性波 (BAW) 技術に基づいており、水晶振動子や外部クロック リファレンスを用いることなく、±25ppm のクロック出力を供給します。このデバイスは、2 つの SSC クロック、2 つの非 SSC クロック、または 1 つの SSC クロックと 1 つの非 SSC クロックを同時に供給できます。このデバイスは、SSC ありまたは SSC なしの共通クロック、SRNS (Separate Reference No Spread)、SRIS (Separate Reference Independent Spread) など、Gen 1 から Gen 7 までの PCIe に完全準拠しています。

このデバイスは、ピンや I2C インターフェイスを介して簡単に構成できます。デバイスへの電力供給には、外付けの DC/DC 回路を使用できます。電源のフィルタ処理と DC/DC 回路からの電源供給に関する詳細なガイドラインについては、「電源に関する推奨事項」を参照してください。

それぞれの LMK3H0102Axxx 構成の OTP のデフォルト設定については、『LMK3H0102 構成ガイド』を参照してください。
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技術資料

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* データシート LMK3H0102 リファレンスレス 2 差動または 5 シングルエンド出力 PCIe Gen 1～7 準拠 プログラマブル BAW クロック ジェネレータ データシート (Rev. E 翻訳版) PDF | HTML 英語版 (Rev.E) PDF | HTML 2025年 11月 12日
アプリケーション・ノート クロック デバイスによる EMI の低減戦略 PDF | HTML 英語版 PDF | HTML 2025年 5月 8日
ユーザー・ガイド LMK3H0102 Configuration Guide PDF | HTML 2024年 11月 1日
アプリケーション・ノート Clocking for PCIe Applications PDF | HTML 2023年 11月 28日
ホワイト・ペーパー The Importance of Clocks in Data Centers PDF | HTML 2023年 11月 21日
アプリケーション・ノート LMK3H0102 PCI Express Compliance Report PDF | HTML 2023年 11月 14日

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

LMK3H0102EVM — LMK3H0102 評価基板

LMK3H0102 評価基板は、BAW (バルク弾性波) ベースの発振器を内蔵したクロック ジェネレータである LMK3H0102 のクロック性能、ピン構成、ソフトウェア構成、機能を評価するための包括的なクロック処理プラットフォームを実現します。
ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
評価基板 (EVM) 向けの GUI

TICSPRO2-GUI — Programming sequence generation and EVM programming tool for clocking devices

Texas Instruments clocks and synthesizers (TICS) pro software is used to program the evaluation modules (EVMs) for product numbers with these prefixes: CDC, LMK and LMX. These products include phase-locked loops and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア
ダウンロードオプション
サポート・ソフトウェア

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

Texas Instruments clocks and synthesizers (TICS) pro software is used to program the evaluation modules (EVMs) for product numbers with these prefixes: CDC, LMK and LMX. These products include phase-locked loops and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.

サポート対象の製品とハードウェア

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シミュレーション・モデル

LMK3H0102 IBIS Model

SNAM293.ZIP (138 KB) - IBIS Model
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設計ツール

PLLATINUMSIM-SW — PLL loop filter, phase noise, lock time, and spur simulation tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

サポート対象の製品とハードウェア

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回路図

400G and 800G Network Switch Reference Design (Rev. A)

SNAR047A.PDF (4687 KB)
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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを使用して、複雑なミックスド (...)
リクエスト
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
TQFN (RER) 16 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブ拠点
  • アセンブリ拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

投稿されたすべてのフォーラムトピック (英語) を表示

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

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